- 1. Thuật Số Chủ biên Võ Thanh Ân Trang 24 CHƯƠNG 3: CỔNG LOGIC CÁC KHÁI NIỆM LIÊN QUAN CÁC CỔNG LOGIC CƠ BẢN CÁC THÔNG SỐ KỸ THUẬT HỌ TTL Cổng cơ bản Các kiểu ngã ra HỌ MOS NMOS CMOS GIAO TIẾP GIỮA CÁC HỌ IC SỐ TTL thúc CMOS CMOS thúc TTL I. KHÁI NIỆM LIÊN QUAN 1. Giới thiệu Cổng logic là tên chung của các mạch điện tử thực hiện các hàm logic. Cổng logic có thể được chế tạo bằng các công nghệ khác nhau (lưỡng cực, MOS), có thể được tổ hợp bằng các linh kiện rời nhưng thường được chế tạo bởi các công nghệ tích hợp IC (Intergrated circuit). Chương này giới thiệu các loại cổng cơ bản, các họ IC số, các tính năng kỹ thuật và giao tiếp giữa chúng. 2. Tính hiệu tương tự và tính hiệu số Tính hiệu tương tự là tín hiệu có biên độ biến thiên liên tục theo thời gian. Nó thường do các hiện tượng tự nhiên sinh ra. Tín hiệu số là tín hiệu có dạng xung, gián đoạn về thời gian và biên độ, chỉ có 2 mức rõ rệt là mức cao và mức thấp. Tín hiệu số chỉ được phát sinh bởi các mạch điện tích hợp. 3. Mạch tương tự và mạch số Mạch điện tử xử lý các tín hiệu tương tự gọi là mạch tương tự, xử lý các tín hiệu số gọi là mạch số. Một cách tổng quát, mạch số có nhiều ưu điểm hơn mạch tương tự: - Ít bị ảnh hưỡng của nhiễu. - Dễ chế tạo thành mạch tích hợp. - Dễ thiết kế và phân tích. Việc phân tích thiết kế dựa trên tính năng của IC và khối mạch chứ không dựa trên từng linh kiện rời. - Thuận tiện trong điều khiển tự động, tính toán, lưu trữ dữ liệu và liên kết với máy tính. 4. Biễu diễn trạng thái logic 0 và 1 Trong hệ thống mạch logic, các trạng thái logic được biễu diễn bởi các mức điện thế. Với qui ước logic dương là điện thế cao (mức logic 1), điện thế thấp là biễu diễn mức logic thấp (lgoic 0). Việc qui ước này có thể được đặt ngược lại. Trong thực tế, mức logic 1 và logic 0 tương ứng với một khoảng điện thế xác định và có một khoảng chuyển tiếp giữa mức cao và mức thấp, ta gọi là khoảng không xác định.
- 2. 25 Chủ biên Võ Thanh Ân 5v 2,4v Mức 1 Không xác định v v 7 , 0 0 Mức 0 II. CÁC CỔNG LOGIC CƠ BẢN 1. Cổng NOT Còn gọi là cổng đảo (Inventer), dùng để thực hiện hàm: A Y Ký hiệu mũi tên là chiều dòng điện, vòng trong là ký hiệu đảo. Trong những trường hợp không gây nhầm lẫn, ta bỏ dấu mũi tên. A A Y 0 1 1 0 Bảng sự thật 2. Cổng AND Dùng thực hiện hàm AND của 2 hay nhiều biến. Cổng AND có số ngã vào tuỳ thuộc vào số biến và có một ngã ra. Ngã ra cổng là hàm AND của các biến ngã vào. Dưới đây là ký hiệu và bảng sự thật của cổng AND 2 ngã vào. A B Y=A.B Hoặc A B Y=A.B 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 1 1 1 1 Đọc giả tự cho nhận xét về cổng AND. 3. Cổng OR Dùng thực hiện hàm OR của 2 hay nhiều biến. Cổng OR có số ngã vào tuỳ thuộc vào số biến và có một ngã ra. Ngã ra cổng là hàm OR của các biến ngã vào. Dưới đây là ký hiệu và bảng sự thật của cổng OR 2 ngã vào. A Y A A B Y = A.B A B = 0 Y = 0 A Y = A B = 1 A B Y = A + B A B = 0 Y = A A Y = 1 B = 1
- 3. Thuật Số Chủ biên Võ Thanh Ân Trang 26 A B Y=A + B Hoặc A B Y=A + B 0 0 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 1 1 Đọc giả tự cho nhận xét về cổng OR. 4. Cổng BUFFER Còn gọi là cổng đệm, có 1 ngã vào và 1 ngã ra. Tính hiệu số qua cổng BUFFER không đổi trạng thái logic. Cổng BUFFER dùng trong các mục đích sau: - Sửa dạng tín hiệu. - Đưa điện thế của tín hiệu về đúng chuẩn các mức logic. - Nâng khả năng cấp dòng cho mạch. Ký hiệu cổng BUFFER như sau: 5. Cổng NAND Là kết hợp giữa cổng AND và cổng NOT, thực hiện hàm B A Y . (đây là trường hợp 2 ngã vào, trường hợp nhiều ngã vào, đọc giả tự suy ra). Dưới đây là ký hiệu và bảng sự thật của cổng NAND 2 ngã vào. A B B A Y . 0 0 1 0 1 1 1 0 1 1 1 0 6. Cổng NOR Là kết hợp giữa cổng OR và cổng NOT, thực hiện hàm B A Y (đây là trường hợp 2 ngã vào, trường hợp nhiều ngã vào, đọc giả tự suy ra). Dưới đây là ký hiệu và bảng sự thật của cổng NOR 2 ngã vào. A B B A Y . 0 0 1 0 1 1 1 0 1 1 1 0 A Y A A B = 0 Y = 1 A B B A Y . A B = 1 A Y A A Y B A B = 0 A Y A B A Y A A Y A B = 1 Y = 0
- 4. 27 Chủ biên Võ Thanh Ân 7. Cổng EX-OR Dùng để thực hiện hàm EX-OR. B A B A B A Y . Cổng EX-OR 2 ngã vào và 1 ngã ra. A B B A Y 0 0 0 0 1 1 1 0 1 1 1 0 8. Cổng EX-NOR Dùng để thực hiện hàm EX-NOR. B A Y . Cổng EX-NOR 2 ngã vào và 1 ngã ra. A B B A Y 0 0 1 0 1 0 1 0 0 1 1 1 9. Cổng phức AOI (And – Or – Inverter) Ứng dụng các kết quả của Đại số Boole, người ta có thể nối nhiều cổng khác nhau trên 1 chip IC để thực hiện một hàm logic phức tạp nào đó. Cổng AOI là một loại cổng kết hợp 3 loại cổng AND, OR và NOT. Ví dụ, để thực hiện hàm logic E D C B A Y . . . , ta có cổng phức sau: 10.Biến đổi qua lại giữa các cổng logic Trong chương Hàm Logic chúng ta đã thấy tất cả các hàm logic có thể được thay thế bởi 2 hàm logic là AND (hoặc OR) và NOT. Các cổng logic có chức năng thực hiện hàm logic, ta chỉ cần dùng hàm AND (hoặc OR) và NOT để thực hiện các hàm logic này. Tuy nhiên, vì cổng NOT cũng có thể thực hiện bằng cổng NAND (hoặc NOR). Như vậy tất cả các hàm logic đều có thể được thực hiện bởi 1 cổng duy nhất đó là cổng NAND (hoặc NOR). Hàm ý này, cũng cho phép chúng ta biến đổi qua lại giữa các cổng với nhau. B A B A Y B A B A Y A E D BC A Y . . B C D E
- 5. Thuật Số Chủ biên Võ Thanh Ân Trang 28 Quan sát định lý De Morgan, chúng ta rút ra qui tắc biến đổi qua lại giữa các cổng AND, NOT và OR, NOT như sau: Chỉ cần thên các cổng đảo từ ngã vào và ngã ra khi biến đổi từ AND sang OR và ngược lại, nếu ở các ngã này đã có cổng đảo rồi thì cổng đảo này sẽ biến mất. Ví dụ: Hai mạch dưới đây là tương đương nhau. III.THÔNG SỐ KỸ THUẬT CỦA IC SỐ 1. Các đại lượng điện đặc trưng Để sử dụng tốt IC, ta nên biết các thuật ngữ, đặt tính của IC, sơ đồ chân của IC. - Vcc: Điện thế nguồn (power supply). Đây là khoảng điện thế cấp cho IC để nó hoạt động tốt. - VIH: Điện thế ngã vào mức cao (high level input voltage). Đây là điện thế ngã vào nhỏ nhất được xem là ở mức 1. - VIL: Điện thế ngã vào mức thấp (low level input voltage). Đây là điện thế ngã vào lớn nhất được xem là ở mức 0. - VOH: Điện thế ngã ra mức cao (high level output voltage). Đây là điện thế ngã ra nhỏ nhất được xem là ở mức cao. - VOL: Điện thế ngã ra mức thấp (low level output voltage). Đây là điện thế ngã ra lớn nhất được xem là ở mức thấp. - IIH: Dòng điện ngã vào mức cao (high level input current). Đây là dòng điện lớn nhất vào ngã vào của IC ở mức cao. - IIL: Dòng điện ngã vào mức thấp (low level input current). Đây là dòng điện ra khỏi IC khi ở mức thấp. - IOH: Dòng điện ngã ra mức cao (high level output current). Đây là dòng điện lớn nhất ngã ra có thể cấp cho tải khi nó ở mức cao. - IOL: Dòng điện ngã ra mức thấp (low level output current). Đây là dòng điện lớn nhất ở ngã ra có thể nhận khi ở mức thấp. - ICCH, ICCL: Dòng điện chạy qua IC khi ngã ra lần lượt ở mức cao và thấp. Ngoài ra, IC còn một số thuật ngữ khác, chúng ta sẽ đề cập khi nói về tính chất của IC. 2. Công suất tiêu tán (power requirement) Mỗi khi IC hoạt động, sẽ tiêu thụ một công suất từ nguồn cung cấp VCC (hoặc VDD). Công suất tiêu tán này xác định bởi hiệu điện thế nguồn và dòng điện qua IC. Do khi hoạt động, dòng điện trong IC thường thay đổi ở mức cao và mức thấp, nên công suất được tính từ dòng điện trung bình qua IC. A E D BC A Y . . B C D E A B C D E
- 6. 29 Chủ biên Võ Thanh Ân PD(avg) = ICC(avg).VCC Trong đó: 2 ) ( CCL CCH avg CC I I I 3. Fan-Out Một cách tổng quát, ngã ra của một mạch logic đòi hỏi phải thúc mạch vào của một số mạch logic khác. Fan-Out là số ngã vào lớn nhất có thể nối với ngã ra của một IC cùng loại mà vẫn đảm bảo cho mạch hoạt động bình thường. Ta có 2 loại Fan-Out ứng với 2 trạng thái logic ngã ra. IL OL L IH OH H I I Out Fan I I Out Fan Thường 2 giá trị Fan-Out này khác nhau. Để an toàn, ta dùng giá trị nhỏ trong 2 giá trị này. Fan-Out tính theo đơn vị Unit Load (UL - tải đơn vị). 4. Thời trể truyền (propagation delay) Tính hiệu logic khi truyền qua một cổng luôn có một thời gian trể. Có 2 loại thời trể truyền: Thời trể truyền từ thấp lên cao tPLH, và thời trể truyền từ cao xuống thấp tPHL. Hai giá trị này thường khác nhau. Sự thay đổi trạng thái được xác định ở tín hiệu ra. Tuỳ theo họ IC, thời trể truyền có thể từ vài ns đến vài trăm ns. Thời trể truyền càng lớn thì tốc độ IC càng nhỏ. Ví dụ: Tín hiệu qua cổng đảo, thời trể truyền xác định như sau: 5. Tích số công suất – vận tốc (speed – power product) Để đánh giá chất lượng IC, người ta dùng đại lương tích số công suất và vận tốc, đó là tích số công suất tiêu tán và thời trể truyền. Ví dụ, IC có thời trể truyền là 10ns và công suất tiêu tán trung bình là 50mW thì tích số công suất và vận tốc là: 10ns 50mW = 10. 10-9 50. 10-3 = 500. 10-12 walt-sec = 500 picojoules (pj). Trong quá trình phát triển công nghệ IC, người ta luôn muốn đạt được những IC có công suất tiêu tán, thời trể truyền càng nhỏ càng tốt. Như vậy, một IC có chất lượng tốt khi tích số công suất - vận tốc càng nhỏ. Tuy nhiên, trên thực tế hai giá trị này luôn thay đổi theo chiều ngược nhau, nên khó mà đạt được giá trị như ý muốn. Dù sao, trong quá trình phát triển công nghệ, giá trị này luôn được cải thiện. Tín hiệu vào Tín hiệu ra TPHL TPLH
- 7. Thuật Số Chủ biên Võ Thanh Ân Trang 30 6. Tính miễn nhiễu (noise immunity) Các tín hiệu nhiễu như tia lửa điện, cảm ứng từ làm thay đổi trạng thái logic của tín hiệu do đó ảnh hưởng đến kết quả hoạt động của mạch. Tín miễn nhiễu của một mạch logic tuỳ thuộc vào khả năng dung nạp hiệu thế nhiễu của mạch và xác định bởi lề nhiễu, cho bởi: Logic 1 VOH(min) Logic 1 Điện thế Vùng bất định VNH VIH(min) VIL(max) Vùng bất định VNL Logic 0 Logic 0 VOL(max) Điện thế ra Điện thế vào Tín hiệu khi vào mạch logic được xem là mức 1 khi có trị lớn hơn VIH(min), được xem là mức 0 khi có trị nhỏ hơn VIL(max). Điện thế trong khoảng giữa không ứng với một mức logic nào, nên gọi là vùng bất định. Do có sự khác biệt giữa VOH(min) với VIH(min), VOL(max) với VIL(max) nên ta có 2 trị lề nhiễu: - Lề nhiễu mức cao: VNH = VOH(min) – VIH(min) - Lề nhiễu mức thấp: VNL = VOL(max) – VIL(max) Khi tín hiệu ra ở mức cao đưa vào ngã vào, bất cứ tín hiệu nào có giá trị âm và biên độ lớn hơn VNH đều làm cho điện thế ngã vào rơi vào vùng bất định và mạch không biết tín hiệu ở mức logic nào. Tương tự cho trường hợp ngã ra ở mức thấp, tín hiệu nhiễu có trị dương biên độ > VNL sẽ đưa mạch vào trạng thái bất định. 7. Logic cấp dòng và logic nhận dòng Một mạch logic thường gồm nhiều tầng kết nối với nhau. Tầng cấp tín hiệu gọi là tầng thúc, tầng nhận tín hiệu gọi là tầng tải. Sự trao đổi dòng điện giữa hai tầng thúc và tầng tải thể hiện bởi logic cấp dòng và logic nhận dòng. Logic cấp dòng: Khi ngã ra của cổng NAND thứ nhất ở mức cao nó cấp dòng IIH cho ngã vào của cổng NAND thứ hai. Ngã ra của cổng một như nguồn cấp cho ngã vào cổng hai. Logic nhận dòng: Khi ngã ra của cổng NAND thứ nhất ở mức thấp nó nhận dòng IIL từ ngã vào của cổng NAND thứ hai. Thường dòng nhận của tầng thúc khi ở mức thấp có giá trị khá lớn so với dòng cấp của nó khi ở mức cao. Người ta hay dùng trạng thái này để gánh những tải tương đối nhỏ, ví dụ như một đèn led. 0 VCC VOH IIH Thúc Tải Hình: Logic cấp dòng 1 VCC VOL IIL Thúc Tải Hình: Logic nhận dòng
- 8. 31 Chủ biên Võ Thanh Ân 8. Tính Schmitt Trigger Trong phần giới thiệu lề nhiễu, ta thấy còn một khoảng điện thế nằm giữa các ngưỡng logic, đây chính là khoảng điện thế ứng với transistor làm việc trong vùng tác động. Khoảng cách này xác định lề nhiễu và tác dụng làm giảm độ rộng sườn xung của tín hiệu qua mạch. Tuy nhiên vẫn còn một khoảng sườn xung nằm trong vùng chuyển tiếp nên tín hiệu ra không vuông hoàn toàn. Hình dưới đây minh họa tính chất đó. Hình: Tín hiệu vào/ra của cổng logic (không vuông). Để cải thiện hơn nữa tín hiệu ngã và, bảo đảm tính miễn nhiễu cao, người ta chế ra các cổng có tính điện trở thế, được gọi là cổng Schmitt Trigger. Hình dưới đây minh họa tín hiệu điện vào và sự thay đổi logic của cổng Schmitt Trigger. Hình: Tín hiệu vào/ra của cổng Schmitt Trigger. Hình dưới đây, mô tả VIN và VOUT của cổng Schmitt Trigger. Nếu ngã vào đang là điện thế thấp thì chỉ khi nào điện thế ngã vào vượt qua T V ngã ra mới đổi trạng thái. Ngược lại, nếu điện thế ngã vào đang ở mức cao thì chỉ khi nào điện thế ngã vào nhỏ hơn T V ngã ra mới đổi trạng thái. Hình: Mô tả VIN và VOUT của cổng Schmitt Trigger. Hình: Ký hiệu của cổng Schmitt Trigger. VIN VOUT VIL(max) VOL(min) t t VOUT VIN T V T V 5V 5V VIN T V T V VOUT
- 9. Thuật Số Chủ biên Võ Thanh Ân Trang 32 IV.HỌ TTL 1. Giới thiệu Trong quá trình phát triển của công nghệ chế tạo mạch số, ta có họ: RTL (Resistor – transistor logic), DCTL (Direct couple – transistor logic), RCTL (Resistor- capacitor transistor logic), DTL (Diod – transistor logic), ECL (Emitter – couple transistor logic),… Hiện nay, tồn tại nhiều họ có tính năng kỹ thuật cao như: Thời trể truyền nhỏ, tiêu hao công suất ít. Ta sẽ xét một vài họ có tính năng kỹ thuật này, đầu tiên ta xét họ TTL (Transistor – transistor logic). 2. Cổng cơ bản họ TTL Ta lấy cổng NAND 3 ngã vào làm ví dụ để thấy cấu tạo và vận hành của một cổng cơ bản. Hình: Mô phỏng cổng NAND ba ngã vào họ TTL. Khi một trong các cổng A, B, C xuống mức 0; T1 dẫn, đưa đến T2 ngưng, T3 ngưng, ngã ra Y lên cao. Khi cả 3 ngã vào A, B, C lên cao; T1 ngưng, đưa đến T2 dẫn, T3 dẫn, ngã ra Y xuống thấp. Đó chính là kết quả của cổng NAND 3 ngã vào. Tụ CL trong mạch chính là tụ ký sinh ngã ra của mạch kết hợp với ngã vào của tầng tải, khi mạch hoạt động tụ sẽ nạp điện qua R4 (lúc T3 ngưng) và phóng điện qua transistor T3 khi nó bắt đầu dẫn điện, do đó, thời trể truyền của mạch quyết định bởi R4 và CL, khi R4 nhỏ, mạch hoạt động nhanh nhưng công suất tiêu thụ lớn, muốn giảm công suất phải tăng R4 nhưng như vậy, thời trể truyền sẽ lớn hơn (tỉ lệ nghịch giữa thời trể truyền và công suất). Để giải quyết vấn đề này và để thoả mãn một số yêu cầu khác, người ta đã chế tạo các cổng logic với các ngã khác nhau. Ta sẽ xét sau đây. 3. Cổng cơ bản họ TTL a. Ngã ra totempole Hình: Ngã ra totempole. VCC R1 R2 R3 R4 T1 T2 T3 A B C C B A Y . . CL VCC R1 R2 R3 RC T1 T2 T3 A B C C B A Y . . CL T4 D
- 10. 33 Chủ biên Võ Thanh Ân Ta thấy, R4 trong mạch được thay thế bởi cụm T4, RC và Diod D, trong đó RC có giá trị rất nhỏ, không đáng kể. Tương tự như mạch trên, khi cả 3 ngã vào A, B, C lên cao; T1 ngưng, đưa đến T2 dẫn, T3 dẫn, T4 ngưng, ngã ra Y xuống thấp. Khi một trong các cổng A, B, C xuống mức 0; T1 dẫn, đưa đến T2 ngưng, T3 ngưng, T4 dẫn ngã ra Y lên cao. Tụ CL nạp điện khi T4 dẫn và phóng điện qua T3 khi T3 dẫn, thời hằng mạch rất nhỏ nên thời trể truyền nhỏ. Ngoài ra, T3 và T4 luân phiên ngưng tương ứng với 2 trạng thái của ngã ra nên công suất giảm đáng kể. Diod D có tác dụng nâng điện thế cực B của T4 lên, đảm bảo khi T3 dẫn thì T4 ngưng. Mạch này có khuyết điểm là không thể nối chung nhiều ngã ra của các cổng khác nhau vì có thể gây hư hỏng các trạng thái logic của các cổng khác nhau này. b. Ngã ra cực thu để hở Hình: Ngã ra cực thu để hở. Ngã ra cực thu để hở có một số lợi điểm sau: - Cho phép kết nối các ngõ ra của nhiều cổng khác nhau, nhưng khi sử dụng phải mắc một điện trở từ ngã ra lên nguồn VCC, gọi là điện trở kéo lên, trị số của điện trở có thể được chọn lớn hay nhỏ tuỳ theo yêu cầu có lợi về mặt công suất hay tốc độ làm việc. - Điểm nối chung của các ngã ra có tác dụng như một cổng AND nên gọi điểm AND. - Người ta cũng chế tạo các IC ngã ra cực thu để hở, cho phép điện trở kéo lên mắc vào nguồn điện thế cao, dùng cho các tải đặc biệt hoặc hoặc dùng tạo sự giao tiếp giữa họ TTL với CMOS dùng nguồn cao. Ví dụ: IC 7406 là loại cổng đảo có ngã ra cực thu để hở có thể mắc lên nguồn 24V. VCC R1 R2 R3 T1 T2 T3 A B C C B A Y . . EF CD AB Y . . A B C D E F AB CD EF VCC
- 11. Thuật Số Chủ biên Võ Thanh Ân Trang 34 c. Ngã ra ba trạng thái Hình: Ngã ra cổng đảo ba trạng thái. Mạch trên là một cổng đảo có ngã ra 3 trạng thái, trong đó T4 và T5 được mắc để cấp dòng cho tải. Diod D nối vào ngã vào C để điều khiển. Hoạt động của mạch được giải thích như sau: - Khi C = 1, Diod D ngưng dẫn, mạch hoạt động như một cổng đảo. - Khi C = 0, Diod D dẫn, cực thu T2 bị ghim áp ở mức thấp nên T3, T4, T5 đều ngưng, ngã ra mạch ở trạng thái tổng trở cao. Dưới đây là ký hiệu cổng đảo ba trạng thái, có ngã điều khiển C tác động mức cao và bảng sự thật của nó. C A Y 1 0 1 1 1 0 0 Z cao Bảng sự thật Các cổng đảo và các cổng đệm ba trạng thái, với ngã điều khiển C tác động ở mức thấp, đọc giả tự vẽ ký hiệu và bảng sự thật. Một số ứng dụng của cổng đệm ba trạng thái, như để chọn dữ liệu mô tả ở hình dưới đây. Hoạt động: Ứng với một giá trị nhị phân của địa chỉ AB, một ngã ra được tác động, cho phép một cổng mở và dữ liệu tương ứng được truyền qua. Ví dụ AB = 00, Y0 = 1 (Y1 = Y2 = Y3 =0), G0 mở, dữ liệu D0 truyền qua G0, lúc này G1,G2,G3 đóng và có trạng thái Z cao nên không ảnh hưởng đến hoạt động của mạch. VCC R1 R2 R3 T1 T2 T3 A C A Y CL T4 T5 D RC A C A Y G0 D0 G1 G2 G3 GIẢI MÃ ĐỊA CHỈ A B D1 D2 D3 0 Y 1 Y 2 Y 3 Y Y
- 12. 35 Chủ biên Võ Thanh Ân 4. Đặc tính các loạt TTL Các IC số họ TTL được sản xuất đầu tiên vào năm 1964 bởi hãng Texas Instructment Corporation của Mỹ, lấy số hiệu là 74 và 54. Sự khác nhau của hai họ này như sau: 74: VCC = 5 0.5V và nhiệt độ hoạt động từ 00 C đến 700 C. 54: VCC = 5 0.25V và nhiệt độ hoạt động từ -550 C đến 1250 C. Các đặc tính khác hoàn toàn giống nhau nên chúng có cùng số. Một số tính chất của các loạt trên được thể hiện trong bảng sau: Tham số kỹ thuật 74 74L 74H 74S 74LS 74AS 74ALS 74F Thời trể truyền (ns) 9 33 6 3 9.5 1.7 4 3 Công suất tiêu tán (mW) 10 1 23 20 2 8 1.2 6 Tích số công suất vận tốc (pJ) 90 33 138 60 19 13.6 4.8 18 Tần số xung CK max (MHz) 35 3 50 125 45 200 70 100 Fan-Out (cùng loạt) 10 20 10 20 20 40 20 33 Tham số điện thế 74 74L 74H 74S 74LS 74AS 74ALS 74F VOH (min) 2.4 2.4 2.4 2.7 2.7 2.5 2.5 2.5 VOL (max) 0.4 0.4 0.4 0.5 0.5 0.5 0.4 0.5 VIH (min) 2.0 2.0 2.0 2.0 2.0 2.0 2.0 2.0 VIL (max) 0.8 0.7 0.8 0.8 0.8 0.8 0.8 0.8 Hình: Bảng một số tính năng kỹ thuật. V. HỌ MOS 1. Giới thiệu Họ MOS gồm các IC số dùng công nghệ chế tạo của transitor MOSFET loại tăng, kênh N và kênh P. Với loại N ta có NMOS, loại P ta có PMOS, nếu dùng cả P và N ta có CMOS. Tính năng kỹ thuật của NMOS và PMOS là giống nhau trừ nguồn cấp điện có chiều ngược với nhau, do đó, ta chỉ xét loại NMOS và CMOS. 2. Cổng NMOS Hình: Cổng NOT, cổng NAND và cổng NOR dùng NMOS. Bảng dưới đây cho thấy điện thế vào và ra của cổng NOT. VIN T1 T2 VOUT 0V (logic 0) RON = 100 K ROFF = 1010 +5V (logic 1) +5V (logic 1) RON = 100 K RON = 1K 0.05V (logic 0) D T1 S G D T2 S G VIN VOUT VDD A A Y D T1 S G D T2 S G VIN VOUT VDD D T3 S G VIN B B A Y . A D T1 S G D T2 S G VIN VOUT VDD D T3 S G VIN B B A Y A
- 13. Thuật Số Chủ biên Võ Thanh Ân Trang 36 3. Họ CMOS Họ CMOS sử dụng 2 loại transistor kênh N và P với mục đích cải thiện tích số công suất vận tốc, mặc dù khả năng tích hợp thấp hơn loại N và P. Hình: Cổng NOT, cổng NAND và cổng NOR dùng CMOS. Bảng dưới đây cho thấy điện thế vào và ra của cổng NOT. VIN TP TN VOUT VDD (logic 1) ROFF = 1010 RON = 1 K 0V (logic 0) 0V (logic 0) RON = 1 K ROFF = 1010 VDD (logic 0) 4. Đặc tính của họ MOS Một số tính chất chung của họ MOS có thể kể ra như sau: - Nguồn cấp điện... VDD từ 3V đến 15V - Mức logic............. VOL(max) = 0V VOH(min) = VDD VIL(max) = 30%VDD VIH(min) = 70%VDD - Lề nhiễu .............. VNH = 30%VDD VNL = 30%VDD - Fan-Out ............... 50 UL Do tổng trở của transistor MOS rất lớn nên số Fan-Out của họ MOS rất lớn. Tuy nhiên khi dùng ở tần số cao, người ta giới hạn ở số 50. Nghĩa là một cổng MOS có thể cấp dòng cho 50 cổng tải cùng loạt. 5. Các loạt CMOS CMOS có 2 ký hiệu: 4 do hãng RCA chế tạo và 14 do hãng MOTOROLA chế tạo, có hai loạt 4A (14A), 4B (14B), loạt B ra đời có cải thiện dòng ra. Ngoài ra, còn có các loạt 74C (CMOS có cùng sơ đồ chân với TTL nếu có cùng số), 74HC (High speed CMOS), 74HCT (Hoàn toàn tương thích với TTL kể cả các mức logic), 74AC và 74ACT (Advance CMOS) cải tiến của 74HC và 74HCT về mặt nhiễu. P N G G VIN VOUT VDD A A Y S S D D N G VDD A B A Y . S P P N S S D D D D S G G G B P G VDD A B A Y D N N P D D S S D S S G G G B D
- 14. 37 Chủ biên Võ Thanh Ân VI.GIAO TIẾP GIỮA CÁC HỌ IC SỐ 1. Giới thiệu Giao tiếp là thực hiện kết nối ngã ra của một mạch hay hệ thống với ngã vào của mạch hay hệ thống khác. Do tính chất về điện khác nhau giữa 2 họ IC TLL và CMOS nên việc giao tiếp trong nhiều trường hợp không thể nối trực tiếp được mà phải nhờ một mạch trung gian nối giữa tầng thúc và tầng tải sau cho tín hiệu ra của tầng thúc phù hợp với tín hiệu vào của tầng tải và dòng điện tầng thúc phải đủ thúc cho tầng tải. Dưới đây là điều kiện để thúc trực tiếp: - Khi dòng điện ra của tầng thúc lớn hơn hoặc bằng dòng điện vào của tầng tải ở cả hai trạng thái thấp và cao. - Khi hiệu thế ngã ra của tầng thúc ở 2 trạng thái thấp và cao phù hợp với điện thế vào của tầng tải. Như vậy, trước khi xét các trường hợp cụ thể ta xem qua bảng kê các tham số của 2 họ IC. Tham số CMOS (VDD = 5V) TTL 4000B 74HC 74HCT 74 74LS 74AS 74ALS VIH(min) 3.5V 3.5V 2.0V 2.0V 2.0V 2.0V 2.0V VIL(max) 1.5V 1.0V 0.8V 0.8V 0.8V 0.8V 0.8V VOH(min) 4.95V 4.9V 4.9V 2.4V 2.7V 2.7V 2.7V VOL(max) 0.05V 0.1V 0.1V 0.4V 0.5V 0.5V 0.4V IIH(max) 1 A 1 A 1 A 40 A 20 A 200 A 20 A IIL(max) 1 A 1 A 1 A 1.6 mA 0.4 mA 2 mA 100 A IOH(max) 0.4 mA 4 mA 4 mA 0.4 mA 0.4 mA 2 mA 0.4 mA IOL(max) 0.4 mA 4 mA 4 mA 16 mA 8 mA 20 mA 8 mA Hình: Bảng một số tính năng kỹ thuật của CMOS và TTL. 2. Dùng TTL thúc CMOS - TTL thúc CMOS dùng điện thế thấp (VDD = 5V). Từ bảng tính năng kỹ thuật trên, ta thấy dòng điện của CMOS có trị rất nhỏ so với dòng của các TTL, vậy dòng điện không có vấn đề. Tuy nhiên, khi so sánh về hiệu thế ra của TTL với hiệu thế vào của CMOS ta thấy VOH(min) của tất cả các loạt TTL đều khá thấp so với VIH(min) của CMOS. Như vậy, phải có biện pháp nâng hiệu thế ra của TTL lên. Điều này được thực hiện bằng một điện trở kéo lên mắc ở ngã ra của IC TTL. Hình: Điện trở kéo lên. VCC = 5V TTL CMOS R
- 15. Thuật Số Chủ biên Võ Thanh Ân Trang 38 - TTL thúc 74HCT. Như đã nói trên đây, loạt 75HCT là loạt CMOS được thiết kế tương thích với TTL nên có thể thực hiện kết nối mà không cần điện trở kéo lên. - TTL thúc CMOS dùng nguồn cao (VDD = +10V). Ngay cả khi dùng điện trở kéo lên, điện thế ngã ra mức cao của TTL vẫn không đủ cấp cho ngã vào của CMOS, người ta phải dùng một cổng đệm có ngã ra để hở có thể dùng nguồn cao (IC 7407 chẳn hạn) để thực hiện giao tiếp. 3. Dùng CMOS thúc TTL - CMOS thúc TTL ở trạng thái cao. Từ bảng tính năng kỹ thuật, ta thấy dòng điện ra mức cao của CMOS đủ cấp cho TTL, vậy dòng điện không có vấn đề. - CMOS thúc TTL ở trạng thái thấp. Dòng điện vào ở trạng thái thấp của TLL thay đổi trong khoảng từ 100A đến 2mA. Vậy hai loạt này có thể giao tiếp với IC TTL mà không có vấn đề gì. Tuy nhiên, với loạt 4000B, IOL rất nhỏ không đủ giao tiếp với ngay cả một IC TTL, người ta phải dùng một cổng đệm để nâng dòng tải của loạt 4000B trước khi thúc. - CMOS dùng nguồn cao thúc TTL. Có một số IC loạt 74LS, được chế tạo đặc biệt, có thể nhận điện thế vào cao khoảng 15V, có thể được thúc trực tiếp bởi CMOS dùng nguồn cao. Tuy nhiên, đa số IC TTL không có tính chất này. Vậy để giao tiếp với CMOS dùng nguồn cao, người ta phải dùng cổng đệm hạ điện thế ra thấp xuống cho phù hợp với IC TTL.
- 16. 39 Chủ biên Võ Thanh Ân CHƯƠNG 4: MẠCH TỔ HỢP MẠCH MÃ HOÁ Mạch mã hoá từ 2n đường sang n đường Mạch tạo mã BCD cho số thập phân MẠCH GIẢI MÃ Mạch giải mã n đường sang 2n đường Mạch giải mã BCD sang 7 đoạn MẠCH ĐA HỢP VÀ GIẢI ĐA HỢP Mạch đa hợp Ứng dụng của mạch đa hợp Mạch giải đa hợp MẠCH SO SÁNH Mạch so sánh 2 số 1 bit Mạch so sánh 2 số nhiều bit MẠCH KIỂM PHÁT CHẲN LẼ Mạch phát chẳn lẽ Mạch kiểm chẳn lẽ I. GIỚI THIỆU Các mạch số được chia thành 2 loại mạch: Mạch tổ hợp và mạch tuần tự. - Mạch tổ hợp: Trạng thái của ngã ra chỉ phụ thuộc vào trạng thái của các ngã vào khi tổ hợp này đã ổn định. Ngã ra Q của mạch tổ hợp là hàm logic của các ngã vào A, B, C,… Nghĩa là: Q = f(A, B, C,…). - Mạch tuần tự: Trạng thái của ngã ra không những phụ thuộc vào trạng thái của các ngã vào mà còn phụ thuộc vào trạng thái của ngã ra trước đó. Ta nói mạch tuần tự có tính nhớ. Ngã ra Q+ của mạch tuần là hàm logic của các ngã vào A, B, C,… và ngã ra Q trước đó. Nghĩa là: Q+ = f(Q,A, B, C,…). II. MẠCH MÃ HÓA 1. Giới thiệu Mã hóa là gán một ký hiệu cho một đối tượng để thực hiện một yêu cầu cụ thể nào đó. Ví dụ, mã BCD gán số nhị phân cho từng số mã của số thập phân để thuận tiện cho việc đọc một số có nhiều số mã. Mã Gray dùng thuận tiện trong việc tối giản các hàm logic,… Mạch dùng để chuyển mã từ mã này sang mã kia gọi là mạch chuyễn mã, cũng là một loại mạch mã hoá. 2. Mạch mã hoá từ 2n đường sang n đường a. Giới thiệu mạch mã hoá và mạch mã hoá ưu tiên Một số nhị phân n bit cho 2n tổ hợp khác nhau. Vậy có thể dùng số n bit để mã cho 2n ngã vào khác nhau. Khi có một ngã vào được tác động, ở ngã ra chỉ báo số nhị phân tương ứng. Đó là mạch mã hoá 2n đường sang n đường. Để tránh trường hợp mạch cho một mã sai khi người sử dụng vô tình (hay cố ý) tác động đồng thời vào 2 hay nhiều ngã vào, người ta thiết kế mạch mã hoá ưu tiên: Chỉ cho một mã duy nhất có tính ưu tiên khi nhiều ngã vào cùng được tác động.
- 17. Thuật Số Chủ biên Võ Thanh Ân Trang 40 b. Mã hoá ưu tiên từ 4 đường sang 2 đường Thiết kế mạch mã hoá ưu tiên từ 4 đường sang 2 đường, ưu tiên cho mã có trị cao và vào/ra tác động cao. Dưới đây là bảng sự thật và sơ đồ mạch. Do các ngã ra A1 và A0 không phụ thuộc vào cột 0, nên trong bảng đồ Karnaugh ta chỉ dùng các cột 1, 2, 3 (Dĩ nhiên nếu dùng 4 cột 0, 1, 2, 3 kết quả cũng vậy). Do A0 bằng 1 tại 100 (4), 1 (1, 3, 5, 7), tương tự cho A1. Ta có bảng sự thật cho A0 và A1 như sau: 0 1 2 3 A1 A0 3 1,2 0 1 3 1,2 0 1 1 0 0 0 0 0 00 1 00 1 1 0 0 0 1 01 1 01 1 1 0 1 0 11 1 11 1 1 1 1 1 10 1 1 10 1 1 2 . 1 3 0 A 2 3 0 A Hình: Bảng sự thật, bảng Karnaugh, sơ đồ mạch của mạch mã hoá ưu tiên từ 4 đường sang 2 đường. c. Mã hoá ưu tiên từ 8 đường sang 3 đường IC 74148 là IC mã hoá ưu tiên 8 đường sang 3 đường, vào ra tác động thấp, ngã nối mạch để mở rộng mã hóa với số ngã vào nhiều hơn. Dưới đây là bảng sự thật của IC 74148. Trạng thái Ngã vào Ngã ra Ei 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO 9 1 1 1 1 1 1 8 0 1 1 1 1 1 1 1 1 1 1 1 1 0 7 0 0 0 0 0 0 1 6 0 0 1 0 0 1 0 1 5 0 0 1 1 0 1 0 0 1 4 0 0 1 1 1 0 1 1 0 1 3 0 0 1 1 1 1 1 0 0 0 1 2 0 0 1 1 1 1 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 Dưới đây là cách ghép 2 IC mã hoá ưu tiên từ 8 đường sang 3 đường thành 16 đường sang 4 đường. 1 2 3 A0 A1
- 18. 41 Chủ biên Võ Thanh Ân Hình: Cách ghép 2 IC từ 8 đường sang 3 đường thành 16 đường sang 4 đường. Hoạt động của mạch như sau: - IC1 có Ei = 0 nên hoạt động các trạng thái từ 0 đến 8 nghĩa là mã hóa từ 0 đến 7 cho các ngã ra A2A1A0. - IC2 có Ei nối với Eo của IC1 nên: Khi các ngõ vào của IC1 có giá trị từ 0 đến 7 thì Ei2 = Eo1 = 1, vậy IC2 sẽ hoạt động ở “trạng thái 9” (trong bảng sự thật của IC74148), nghĩa là bất chất các ngã vào, các ngã ra luôn bằng 1, đây là điều kiện mở cổng AND cho ra các số B2B1B0. Lúc này B3 chính là GS2 (B3 = GS2 =1). Ta được kết quả từ 0 đến 7 (tác động ở trạng thái thấp). Khi các ngõ vào của IC1 có giá trị 1 “trạng thái 8” thì Ei2=Eo1=0, vậy IC2 sẽ hoạt động, các cổng ra của IC1 = 1 nên nó sẽ mở cổng AND để IC2 hoạt động cho các số từ 8 đến 15, do chân GS2=B3=0 (tác động ở trạng thái thấp). d. Mạch tạo mã BCD sang số thập phân Mạch gồm 10 ngã vào tượng trưng cho 10 số thập phân và 4 ngã ra là 4 bit của số BCD. Khi một ngã vào được tác động lên mức cao, ngã ra sẽ cho số BCD tương ứng. Trạng thái các ngã vào Mã số ra 9 8 7 6 5 4 3 2 1 0 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 Từ bảng sự thật, ta có phương trình các ngã ra như sau: 7 6 5 4 3 2 1 0 Ei Eo A2 A1 A0 GS 7 6 5 4 3 2 1 0 Ei Eo A2 A1 A0 GS B0 B1 B2 B3 15 14 13 1211 10 9 8 7 6 5 4 3 2 1 0 1 2
- 19. Thuật Số Chủ biên Võ Thanh Ân Trang 42 A0 = 1 + 3 + 5 + 7 + 9 A1 = 2 + 3 + 6 + 7 A2 = 4 + 5 + 6 + 7 A3 = 8 + 9 e. Mạch chuyển mã nhị phân sang Gray Chuyển mã này sang mã khác cũng thuộc bài toán mã hóa. Ta thử thiết kế mạch chuyển từ mã nhị phân sang mã Gray của số nhị phân 4 bit. Trước tiên, ta viết bảng sự thật của mã nhị phân và mã Gray tương ứng. Các số nhị phân là các biến, các số Gray sẽ là các hàm của các biến đó. Dùng bảng Karnaugh để tối giản hàm trước khi thực hiện mạch. Mã nhị phân Mã Gray A B C D X Y Z T 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0 Dùng bảng Karnaugh xác định X, Y, Z, T theo A, B, C, D. Quan sát bảng sự thật ta thấy ngay: X = A. Vậy cần lập 3 bảng Karnaugh cho Y, Z, T. CD AB 00 01 11 10 CD AB 00 01 11 10 CD AB 00 01 11 10 00 00 1 1 00 1 1 01 1 1 1 1 01 1 1 01 1 1 11 11 1 1 11 1 1 10 1 1 1 1 10 1 1 10 1 1 B A B A B A Y C B C B C B Z D C D C D C Z A B C D X Y Z T
- 20. 43 Chủ biên Võ Thanh Ân III.MẠCH GIẢI MÃ 1. Giải mã n đường sang 2n đường a. Giải mã 2 đường sang 4 đường Thiết kế mạch giải mã từ 2 đường sang 4 đường. Để đơn giản, ta xét mạch có các ngã vào ra đều tác động cao. Bảng sự thật và sơ đồ mạch: Vào Ra G A1 A0 Y0 Y1 Y2 Y3 0 1 0 . . A A G Y 0 1 1 . . A A G Y 0 1 2 . . A A G Y 0 1 3 . . A A G Y 0 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 Hình: Sơ đồ mạch và ký hiệu của IC giải mã từ 2 đường sang 4 đường. b. Giải mã 3 đường sang 8 đường Dùng 2 IC giải mã từ 2 đường sang 4 đường để thực hiện mạch giải mã 3 đường sang 8 đường. Hình: Giải mã từ 3 đường sang 8 đường. Trên thị trường có bán các loại IC sau: - 74139 là IC chứa 2 mạch giải mã từ 2 đường sang 4 đường, có ngã vào tác động cao, các ngã ra tác động thấp, ngã vào cho phép tác động thấp. Y0 Y1 Y2 Y3 A0 A1 G Y0 Y1 Y2 Y3 A0 A1 G Y0 Y1 Y2 Y3 A0 A1 G Y0 Y1 Y2 Y3 A0 A1 G A0 A1 A2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
- 21. Thuật Số Chủ biên Võ Thanh Ân Trang 44 - 74138 là IC giải mã từ 3 đường sang 8 đường có ngã vào tác động cao, các ngã ra tác động thấp, hai ngã E1 và E2 tác động thấp, E3 tác động cao. - 74154 là IC giải mã 4 đường sang 16 đường có ngã vào tác đọng cao, các ngã ra tác động thấp, hai ngã vào cho phép E1 và E2 tác động thấp. c. Giải mã BCD sang 7 đoạn - Đèn 7 đoạn: Đây là loại đèn hiển thị các số từ 0 đến 9, đèn gồm 7 đoạn a, b, c, d, e, f, g, bên dưới mỗi đoạn là 1 led (đèn nhỏ) hoặc một nhóm led mắc song song. Qui ước các đoạn qui định bởi hình dưới đây. Khi một tổ hợp, các đoạn cháy sáng sẽ tạo thành một con số thập phân từ 0 đến 9. Đèn 7 đoạn còn hiển thị được một số chữ cái và một số ký tự đặc biệt. Có 2 loại đèn 7 đoạn: Loại catod chung và loại anod chung. - Mạch giải mã BCD sang 7 đoạn Mạch có 4 ngã vào cho số BCD và 7 ngã ra thích ứng với các ngã vào a, b, c, d, e, f, g của led 7 đoạn, sao cho các đoạn cháy sáng tạo được số thập phân đúng với mã BCD. Khi led 7 đoạn thuộc loại catod chung thì thì mạch giải mã có ngã ra tác động ở mức cao (và ngược lại cho anod chung). Bảng sự thật của mạch 7 đoạn, ngã ra tác động thấp. Số TP Ngã vào Ngã ra D C B A a b c d e f g 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 1 2 0 0 1 0 0 0 1 0 0 1 0 3 0 0 1 1 0 0 0 0 1 1 0 4 0 1 0 0 1 0 0 1 1 0 0 5 0 1 0 1 0 1 0 0 1 0 0 6 0 1 1 0 0 1 0 0 0 0 0 7 0 1 1 1 0 0 0 1 1 1 1 8 1 0 0 0 0 0 0 0 0 0 0 9 1 0 0 1 0 0 0 0 1 0 0 Dùng bảng Karnaugh hoặc có thể đơn giản các hàm có ít tổ hợp ta đươc: ) ( A C A C B D a A B C D c CBA A B C A B C D d A CB A B C b B C A e A C D BA B C f CBA B C D g a b c d e f g a b c d e f g VCC a b c d e f g
- 22. 45 Chủ biên Võ Thanh Ân Từ các kết quả trên, ta có thể vẽ mạch giải mã 7 đoạn dùng các cổng logic. Hai IC thông dụng dùng giải mã BCD sang 7 đoạn là: CD4511(loại CMOS ngõ ra tác động cao và có cổng đệm) và 7447 (loại TTL, ngã ra tác động thấp, cực thu để hở). Ngoài ra, IC còn có một số ngã vào ra điều khiển khác như: LT (thử đèn), RBI (vào xóa dợn sóng), RBO (ra xóa dợn sóng), các chân RBI và RBO kết hợp để thực hiện việc cho phép hiển thị số 0 có nghĩa và không hiển thị nó khi không có nghĩa, LE (cho phép chốt). Ghi chú: Sinh viên nên tìm tài liệu nghiên cứu thêm về IC 7447. IV.MẠCH ĐA HỢP VÀ MẠCH GIẢI ĐA HỢP 1. Khái niệm Trong truyền dữ liệu, để tiết kiệm đường truyền, người ta dùng một đường dây để truyền nhiều kênh dữ liệu, như vậy phải thực hiện chọn nguồn dữ liệu nào trong các nguồn khác nhau để truyền. Mạch đa hợp hay còn gọi là mạch chọn dữ liệu sẽ làm công việc này. Ở nơi thu, dữ liệu phải được phân bố cho các đích khác nhau, ta cần mạch phân bố dữ liệu hay mạch giải đa hợp. Hình: Mô hình dùng mạch đa hợp, mạch giải đa hợp truyền dữ liệu. 2. Mạch đa hợp Còn gọi là mạch chọn dữ liệu, gồm 2n ngã vào dữ liệu, n ngã vào địa chỉ (hay điều khiển) và 1 ngã ra. Khi một ngã vào địa chỉ được tác động, dữ liệu ngã vào tương ứng với địa chỉ đó sẽ được chọn. Mạch đa hợp được thiết kế dựa trên mạch giải mã. Dưới đây, là mạch đa hợp 4 sang 1. Mạch có 4 ngã vào dữ liệu D0, D1, D2, D3, hai ngã vào địa chỉ A, B và một ngã ra Y. Hình: Mạch đa hợp 4 1. Ngã ra của đa hợp xem như là hàm của biến ngã vào: Nguồn1 Nguồn2 Nguồn3 Nguồn4 Đích1 Đích2 Đích3 Đích4 D0 D1 D2 D3 A Y B D0 D1 D2 D3 A Y B
- 23. Thuật Số Chủ biên Võ Thanh Ân Trang 46 3 2 1 0 . . . . D AB D B A D B A D B A Y Mạch đa hợp từ 8 1, có 8 ngã vào dữ liệu, 3 ngã vào điều khiển, một ngã ra, được thiết kế như sau: A B C Y 0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 1 0 0 D4 1 0 1 D5 1 1 0 D6 1 1 1 D7 Hình: Bảng sự thật và sơ đồ của MUX 81. 3. Ứng dụng mạch đa hợp a. Chọn dữ liệu Đây là chức năng ta đã xét ở phần trên của mạch đa hợp. Khi một ngã vào địa chỉ được tác động, dữ liệu ngã vào tương ứng với địa chỉ đó sẽ được chọn, mạch đa hợp đóng vai trò là SWITCH của các ngã vào dữ liệu. b. Biến chuỗi dữ liệu song song thành nối tiếp Mạch đa hợp kết hợp với mạch đếm sẽ biến chuỗi dữ liệu song song ở ngã vào thành chuỗi dữ liệu nối tiếp ở ngã ra. Hình: Biến chuỗi dữ liệu song song thành nối tiếp. c. Tạo chuỗi xung tuần hoàn Nếu cho dữ liệu vào tuần hoàn, dữ liệu ra nối tiếp sẽ tuần hoàn, như vậy chỉ cần đặc trước các ngã vào thay đổi theo một chu kỳ nào đó, ta sẽ được chuỗi xung tuần hoàn ở ngã ra. D0 D1 D2 D3 D4 D5 D6 D7 A B C Y = f(A, B,C) MUX 81 D0 D1 D2 D3 D4 D5 D6 D7 A B C CK Y = f(A, B,C) MUX 81 OC OB OA Mạch đếm CL
- 24. 47 Chủ biên Võ Thanh Ân d. Tạo hàm - Một đa hợp 2n 1 có thể tạo hàm n biến bằng cách cho các ngã vào điều khiển và cho trị riêng của hàm vào các ngã vào dữ liệu (đưa xuống mass nếu logic 0, đưa lên nguồn VCC nếu logic 1 chẳn hạn). - Một đa hợp 2n 1 kết hợp với cổng NOT có thể tạo hàm (n + 1) biến. Nếu kết hợp nhiều đa hợp, người ta có thể thực hiện hàm nhiều biến hơn. - Ví dụ: Cài đặt hàm sau dùng đa hợp 4 1 (Dùng thêm cổng logic nếu cần). AC C B C B A B A F Giải Đa hợp 4 1 thực hiện hàm: 3 2 1 0 . . . . D AB D B A D B A D B A Y Chuẩn hóa hàm F ta đươc: 3 2 1 0 . . . . . . . . . D AB D B A D B A D B A C AB C B A C B A C B A C B A F So sánh Y và F ta được: C D C C D C D C D 3 2 1 0 ; 1 ) ( ; ; Hình: Mạch đa hợp thực hiện hàm logic. Trên thực tế, ta có đủ các loại mạch đa hợp từ 21 (IC74157), 41 (IC74153), 81 (IC74151), 161 (IC74150),… 4. Mạch giải đa hợp Mạch giải đa hợp thực chất là mạch giải mã trong đó ngã vào cho phép trở thành ngã vào dữ liệu và ngã vào của tổ hợp số nhị phân trở thành ngã vào địa chỉ. Trên thị trường, người ta chế tạo mạch giải mã và giải đa hợp chung trên 1 IC, tuỳ theo điều kiện mà sử dụng. Ví dụ: IC 74138 là IC giải mã 3 đường sang 8 đường đồng thời là mạch giải đa hợp 1 8. Khi sử dụng IC 74138 làm mạch giải đa hợp, người ta dùng một ngã vào cho phép làm ngã vào dữ liệu và các ngã vào số nhị phân làm ngã vào địa chỉ. Hình dưới đây là IC 74138 dùng giải đa hợp cho dữ liệu vào ở E1. Hình: IC giải đa hợp. D0 D1 D2 D3 A F B C C + E1 E2 E3 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 +5V Dữ liệu Địa chỉ A B C
- 25. Thuật Số Chủ biên Võ Thanh Ân Trang 48 V. MẠCH SO SÁNH 1. Mạch so sánh 2 số 1 bit Bảng sự thật của mạch so sánh 1 bit có ngã vào nối mạch G. G A b S (a>b) I (a<b) E (a=b) 0 0 0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 1 Từ bảng trên ta được kết quả sau: b a G S . b a G I . ) .( ) .( I S G b a G E Hình: Sơ đồ mạch và ký hiệu của mạch so sánh 1 bit. 2. Mạch so sánh 2 số nhiều bit Từ mạch so sánh 2 số 1 bit, ta có thể mở rộng so sánh nhiều bit. Dưới đây là sơ đồ mạch so sánh 2 số 2 bit. Hình: Mạch so sánh số 2 bít A (a1a0) và B (b1b0). Ngoài ra, trên thị trường có sẵn loại IC so sánh 4 bit 7485, có ngã nối mạch để mở rộng việc so sánh cho số nhiều bit hơn. Bảng sự thật của IC 7485. S G a b E I a G S b E I a G S b E I a G S b E I 1 a1 b1 a0 b0 A > B A < B A = B
- 26. 49 Chủ biên Võ Thanh Ân Trạng thái Ngã vào so sánh Ngã vào nối mạch Ngã ra A3,B3 A2,B2 A1,B1 A0,B0 A’>B’ A’<B’ A’=B’ A>B A<B A=B 1 A3>B3 1 0 0 2 A3<B3 0 1 0 3 A3=B3 A2>B2 1 0 0 4 A3=B3 A2<B2 0 1 0 5 A3=B3 A2=B2 A1>B1 1 0 0 6 A3=B3 A2=B2 A1<B1 0 1 0 7 A3=B3 A2=B2 A1=B1 A0>B0 1 0 0 8 A3=B3 A2=B2 A1=B1 A0<B0 0 1 0 9 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 10 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 11 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 Khi dùng IC 7485 để so sánh 2 số 4 bit, ta phải giữ ngã vào nối mạch A’=B’ ở mức cao, hai ngã vào nối mạch còn lại ở mức thấp. Như vậy IC mới thể hiện kết quả ở trạng thái 9. Khi so sánh 2 số nhiều bit hơn, ta phải dùng nhiều IC 7485 và nối ngã ra của IC so sánh bit thấp vào ngã vào nối mạch của các IC so sánh bit cao hơn và IC so sánh các bit thấp nhất có ngã vào nối mạch được mắc như khi dùng riêng lẽ. Ví dụ: Mắc IC 7485 để thực hện số so sánh 2 số 8 bit A7…A0 và B7…B0. - So sánh 2 số A7…A0 = 10101111 và B7…B0 = 10110001. IC2 so sánh các bit cao A7A6A5A4 = 1010 và B7B6B5B4 = 1011, cho ngã ra A<B bất chấp các trạng thái của ngã vào nối mạch. Điều này có nghĩa nếu IC so sánh các bit cao khác nhau thì không quan tâm tới kết quả các bit thấp. - So sánh 2 số A7…A0 = 10101111 và B7…B0 = 10101001. IC2 so sánh các bit cao A7A6A5A4 = 1010 và B7B6B5B4 = 1010 là bằng nhau, vậy kết quả tuỳ thuộc vào ngã vào nối mạch được nối với IC1. Kết quả so sánh của IC1 là A3A2A1A0 = 1111 và B3B2B1B0 = 1001 cho kết quả A>B, vậy chân A’>B’ của IC2 lên mức logic cao nên IC2 cho kết quả A>B (trạng thái 10). B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0 + A’>B’ A’<B’ A’=B’ A’>B’ A’=B’ A’<B’ A>B A<B A=B A>B A<B A=B B7 B6 B5 B4 A7 A6 A5 A4 B3 B2 B1 B0 A3 A2 A1 A0 2 1
- 27. Thuật Số Chủ biên Võ Thanh Ân Trang 50 VI.MẠCH KIỂM PHÁT CHẴN LẺ 1. Giới thiệu Do yêu cầu kiểm sai trong truyền dữ liệu, người ta có phương pháp kiểm tra chẳn lẽ. Trong phương pháp này, ngoài các bit dữ liệu, người ta thêm 1 bit kiểm tra sao cho tổng số bit 1 kể cả bit kiểm tra là số chẳn (kiểm tra chẵn) hoặc lẻ (kiểm tra lẻ). 1 0 1 1 0 0 1 1 bit chẵn lẻ thêm vào – KT lẻ. 1 1 0 0 1 0 1 0 bit chẵn lẻ thêm vào – KT chẵn. Ở nơi thu, mạch sẽ kiểm tra lại số số 1 trên tất cả các bit để biết dòng dữ liệu là đúng hay sai. 2. Mạch phát chẵn lẻ (Parity Generator) Ta sẽ xét trường hợp mạch có 4 bit dữ liệu. Mạch có 4 ngã vào dữ liệu A, B, C, D và 1 ngã vào chọn chẵn lẻ. - Giai đoạn 1: Thiết kế mạch ghi nhận số số 1 là chẵn hay lẻ. Giả sử ta muốn có mạch báo kết quả Y = 1 khi số số 1 là lẻ, Y = 0 khi số số 1 là chẵn. Lợi dụng tính chất của hàm EX-OR có ngã ra bằng 1 khi số số 1 lẻ, với 4 ngã vào, ta dùng 3 cổng EX-OR để thực hiện mạch này. ) ( ) ( D C B A Y . Hình: Ngã ra bằng 1 khi số số 1 vào lẽ. - Giai đoạn 2: Thiết kế mạch tạo bit chẵn lẻ P theo sự điều khiển của ngã vào I. Giả sử ta muốn có tổng số bit 1 của A, B, C, D, P là lẻ khi I = 0 và chẵn khi I = 1. I Số bit 1 của ABCD Y P 0 Lẻ 1 0 0 Chẵn 0 1 1 Lẻ 1 1 1 Chẵn 0 0 Từ bảng trên ta thấy: P I Y Vậy mạch có dạng: Hình: Sơ đồ mạch của bit P trong kiểm tra chẵn lẻ. A B C D Y A B C D Y I P A B C D I P Data bits Parity bit
- 28. 51 Chủ biên Võ Thanh Ân 3. Mạch kiểm chẵn lẻ (Parity Checker) Nếu ta xem mạch phát như là mạch có 5 ngã vào thì ngã ra P quan hệ với số lượng bit 1 ở các ngã vào có thể suy ra từ bảng sự thật trên. Số bit 1 của ABCDI P Lẻ 0 Chẵn 1 Như vậy ta có thể dùng mạch phát trên để làm mạch kiểm tra chẵn lẻ. Tóm lại, một hệ thống gồm mạch phát kiểm tra chẵn lẽ và mạch thu kiểm tra chẵn lẻ ta mắc chúng với nhau theo hình dưới đây. Hình: Sơ đồ phát – thu của mạch kiểm tra chẵn lẻ. Khi ngã vào I của mạch phát đưa xuống mức 0, nếu bản tin nhận đúng thì ngã ra P của mạch kiểm cũng xuống mức 0. Trên thị trường có bán các IC kiểm phát chẵn lẻ như: 74180 (9bit), 74280 (9 bit), loại CMOS có 40101 (9 bit), 4531 (13 bit). Dưới đây là bảng sự thật của IC 74180. Ngã vào Ngã ra Tổng số 1 bit dữ liệu Chẵn Lẻ Tổng chẵn Tổng lẻ Chẵn 1 0 1 0 Lẻ 1 0 0 1 Chẵn 0 1 0 1 Lẽ 0 1 1 0 1 1 0 0 0 0 1 1 A B C D I P 0 A B C D I P 0 PHÁT KIỂM
|
